（原标题：NoC，成为进军技艺）

如若您但愿不错频繁碰头，接待标星保藏哦~

起原：内容由半导体行业不雅察（ID：icbank）编译自semiengineering，谢谢。

片上收罗 (NoC) 已成为一项进军技艺，它使芯片的复杂性不停增长，但当遐想走向 3D 时，或者当第三方Chiplet变得浩荡时，尚不了了 NoC 将怎么发展或会产生什么影响将接受Chiplet架构。

NoC使数据约略在异构策动元素之间挪动，同期最大完结地减少聚首它们所需的资源。不错对 NoC 的拓扑、死亡的资源以及与界说带宽的流量干系的延迟进行衡量。NoC 还不错匡助保持分散式策动元件之间的数据一致性。

Arteris处治有谋划和业务开发副总裁 Frank Schirrmeister 示意：“每个遐想都需要一个 NoC，或者不错从中受益，即使是较小的遐想。” “关于相等复杂的遐想，您可能会在芯片上看到独特 10 个 NoC 的头绪结构。有几个原因。第一个是联系域和非联系域的分离。第二个是芯片安全的进军性是混杂的。其中一部分仅仅分而治之。跟着越来越多的头绪结构被聚首起来，东谈主们很当然地通过不同的领域来分离遐想、问题。”

图 1：分而治之，走漏使用联系和非联系(coherent and non-coherent) NoC IP 聚首的不同块通讯收罗不停发展。

“无人不晓，NoC 在 20 世纪 90 年代初就出现了，它具有多样专有终了来处治咱们怎么处理多处理器中枢以及它们在我方的内存域以外进行通讯的才调的问题，”西门子数字化工业软件公司的 IP考证家具司理 Gordon Allan 说谈 。“其时开发了分组组织的片上收罗拓扑，用于分散式处理。咫尺，2.5D 和 3D-IC 正在为通讯拓扑带来新的机遇。几十年来发生的翻新不错通过 3D-IC 以新的样貌不时下去，因为它约略以相等快速、相等平淡的收罗安排让更多的中枢采集。”

跟着 3D 芯片构造宇宙的确认，遐想头绪变得更深。Fraunhofer IIS 自适合系统工程部高效电子部门慎重东谈主 Andy Heinig 示意：“大型、复杂的多核Chiplet需要新意见来终了内核、内存和外设之间的高档通讯。” “这么的通讯结构必须是分层的，芯片上至少有一个头绪结构，而结合两个芯片的系统层上至少有一个头绪结构。”

奏效意味着 NoC 基本上保持隐形。“NoC 必须跨芯片和Chiplet无缝彭胀，”Achronix 副总裁兼首席技艺大师 Raymond Nijssen 示意。“这关于以封装表率终了系统至关进军，这关于扩大技艺范围以保持摩尔定律的活力至关进军。从遐想角度来看，使用Chiplet间 NoC 不需要新的契约或使用模子，这少许也很进军。举例，如若现存的芯片内 NoC 在 AXI 端口之间传输事务，那么Chiplet间 NoC 应该看起来是相同的。”

咫尺看来至少不错通过三种样貌来处治总体问题。Blue Cheetah 调解独创东谈主兼首席推行官埃拉德·阿隆 (Elad Alon) 示意：“第一个是单一供应商，这意味着一家公司不错有用法例悉数部件，包括悉数Chiplet。” “他们会作念任安在特定家具或家具系列中有真义的事情。另一个极点是即插即用Chiplet商场。公司在这里构建Chiplet，我不错购买这些Chiplet并将它们集成在整个以形成独到的遐想。它不仅条目功能按照我想要的样貌进行永诀，而且条目它们在电气和机械上兼容，悉数契约遴荐一致，何况在所需的用例中有真义。”

图 2：Chiplet 用例

这是一个不可能终了的欲望吗？“如若您在一个封装中并列摈弃了确凿的异构系统，可能使用 EMIB 式聚首或基板聚首，那么您不错在每个封装上使用圭臬接口，举例 UCIe，”西门子的 Allan 说谈。“您不错通过道同志合( tunnel)传输更高档别的契约，或者将它们分层，举例以太网、CXL 或 PCIe。您的芯片具有不同的几何方法、不同的厚度或不同的电气特质并不进军。封装中将存在与芯片周围留出的空间干系的属性。但一般来说，这便是Chiplet的真义所在。您不错集成这些异质、不同几何方法的模具，而不会产生任何成果。”

在咱们终了这一指标之前，第三种行为正在受到慈祥。“多供应商生态系统正在兴起，”Blue Cheetah 的 Alon 说谈。“这里的区别在于一组公司之间存在伙同。他们集中在整个，像大型举座组织相同进行谋划。如若 A 公司擅长任务 X，而公司 B 擅长任务 Y，那么咱们将怎么将这些东西组合在整个。该家具是事前构想的，是针对特定的指标商场和指标规格而遐想的。东谈主们知谈他们需要建造什么。”

慈祥点分离

分层遐想依赖于一些不错提供显赫上风的基本原则。“有多种样貌不错终了这少许，”Arteris 的 Schirrmeister 说谈。“开发团队不错是分散式的，何况可能有多个学科，但不可都备交融另一个学科的责任。举例，可能有又名安全岛大师慎重硬件安全模块子系统。他们不需要了解磋商 CPU 集群的任何信息，即 4×4 个 CPU 连贯地聚首。”

安全问题日益受到慈祥。“先进的 NoC 自己必须提供维持安全性的功能，”Fraunhofer 的 Heinig 说。“在绽放式Chiplet系统中，每个节点都可能导致安全问题，因此需要先进 NoC 的意见来弥补这些差距。”

但 NoC 无法妨碍。“大无数东谈主遐想这些东西时，NoC 看起来履行上是透明的，除了存在额外的延迟这一事实，”Alon 说。“但从功能角度来看，你不应该约略分辨出来。话虽如斯，东谈主们不想在某个场合进行盲切。如若你这么作念，你可能会在数据接口上给我方带来更多的带宽可怜和可怜，而如若你对事物进行稍稍不同的分区，则可能会变成更多的可怜。”

恰当的功能范围还有其他刚正。“行为东谈主类工程师，咱们怎么充分掌执举座遐想的复杂性以便约略对其进行考证？”艾伦问谈。“咱们一直说这个遐想太大了，难以交融。好吧，不，如若咱们将其充分笼统为咱们不错交融的头绪结构和组件，那就不是这么了。咱们不需要一下子交融悉数内容。咱们需要了解今天正在考证的细节，不管是初级块、Chiplet、两个Chiplet之间的接口如故该接口上承载的收罗契约。这种慈祥点的分离使咱们约略超越摩尔定律，同期仍然了解咱们履行遐想的内容。”

从上至下如故从下到上？

半导体行业弥远接受从上至下的谋划与从下到上的实施和考证相结合的样貌。跟着 IP 构建块模子的开发，这少许得到了安祥，何况当这些块被硬化为Chiplet时，这少许瞻望会变得愈加昭彰。

可是，一些从上至下的问题需要回复。“怎么遐想由Chiplet构建的系统？”Schirrmeister问谈。“从顶部运行，存在一些架构问题，举例触及多样接口和带宽条目不错容忍的延迟的问题。接口是双向的吗？您需要若干个channels？畴前有 PCIe 通谈，但咫尺有 UCIe 通谈。你需要在芯片上摈弃基板，何况需要考虑这些架构效应。”

但到咫尺为止，这只需要贬低层级即可。“一家公司可能谋划在一个家具系列中或几代家具中使用单独的Chiplet，”Alon说。“他们会对每个分区提供的功能有极端相备的圭表，这照实意味着你必须先作念出一些遴荐，举例磋商契约的详备信息以及每个Chiplet具有哪些功能。一般来说，惟有你在功能上了解两侧发生的情况，东谈主们就不错相宜地提供这些东西。”

契约成为中枢架构决策。“如若我有一个依赖于缓存一致性的处理器，可能与另一个Chiplet，它可能会讲 CHI，”Schirrmeister 说。“有东谈主使用 CXL，这是一种略有不同的一致性时势。这便是Chiplet上的 NoC 所要抒发的内容。然后你需要弄了了数据是怎么打包的。有用于流式传输的接口，举例 AMBA CXS。UCIe 有一个叫作念 FDI 的东西，它是一个 Flit 接口，其中这些并行位基本上呈现给链路层，而 PHY 则承载数据。它会影响性能，因为您正在打包数据。固然这些成分会改革延迟，但转移到不同的技艺节点也会改革延迟。”

圭臬化机构正在勤勉使其合理化。“ODSA OCP 圭表界说了两个意见，”Alon 说。“一个是接口树立文献，另一个是总线变体。接口树立文献界说为：“该Chiplet具有一组特定的芯片曲折口，将承载以下契约组。”举例，接口树立文献可能会说：“我佩戴了一定数目的 AXI 苦求端口和一定数目的反馈器端口。”这是它们的封装样貌。它界说了可用于该 NoC 聚首点的契约集以及它们的承载样貌。第二个意见是总线变体。当你说某物使用 CHI 时，这并不是一个独一的界说。东谈主们会在特定领域进行许多遴荐和优化。总线互异是一种讲解该特定接口正在使用该特定版块契约的样貌。从举座性能 NoC 的角度来看，这并不可保证一切都能达到东谈主们想要的性能水平。但至少在功能上，它示意这些磋商不错以一致的样貌缔造，惟有每个东谈主都发布了他们在该范围履行上正在作念的事情。”

通讯契约的每一层都在快速逾越。“咱们看到以太网正在野着同步、时分明锐契约的标的发展，”艾伦说。“凭证处理器的功能，咱们可能会看到芯片之间同步收罗的一些翻新。有些东谈主但愿将光学技艺带到桌面上。咱们将看到transport领域的翻新，UCIe 便是其中之一。不管是分组化如故同步收罗，拓扑和行为都会有翻新——甚而可能雷同于旧的令牌环收罗（token ring networks），在其中创建带宽，如若需要，您不错使用该带宽。这是一个去中心化的组织，而不是一个从上至下的组织。”

通过在软件包中引入更多功能，延迟和带宽将会发生紧要变化。此外，即使与单芯片处治有谋划比较，通过接受 3D 技艺来镌汰距离也将减少通讯时分。Achronix 的 Nijssen 示意：“在悉数情况下，跨芯片的 NoC 事务都会受到延迟影响，即使在 3D 情况下亦然如斯，尽管经由较小。” “Chiplet之间的带宽将会少得多，何况Chiplet之间的功耗也会加多。这与莫得 NoC 的多芯片路由莫得本色区别。不同之处在于，NoC 在换取的物理聚首上复用事务，何况不错在不同流之间衡量 QoS（如延迟）。这种建模的一个挑战是大无数遐想尚未指定通讯块之间的延迟欺压。”

简而言之，并非每个东谈主都需要换取的处治有谋划。“当你参预绽放式Chiplet环境时，正如东谈主们所但愿的那样，你需要圭臬，”Schirrmeister 说。“你必须作念出决定，这最终将围绕驱动某些子集的生态系统类型。Imec 发起了一项汽车Chiplet谋划，其中一项忖度是您在该生态系统中需要什么接口。这关于数据中心东谈主员来说可能行欠亨。消费拓荒可能会有很大不同。它本色上是咱们仍是濒临的片上分层 NoC 挑战的延长，但咫尺边对 2.5D 和 3D 环境的明白，它变得愈加复杂。”

瞻望这种情况会跟着时分的推移而改革。“假想一下，五年后，咱们将不再评述 UCIe 兼容Chiplet的生态系统，”Allan 说。“咱们可能会忖度更高层的兼容性，举例，chiplet 不错提供的某些收罗拓扑，不错行为 SIP 拓荒纯粹即插即用地参与某些收罗。圭臬化使咱们约略假想怎么处治这个问题。这是必要的一步，它使咱们在 EDA 领域约略提供基于圭臬的考证 IP。”

但到达那边的谈路可能需要较小的设施。“至少在接下来的几年里，咱们履行上不消处治最珍重、最毒手的一般问题，”Alon说。“咱们只需要让东谈主们集中在整个去追求特定的指标商场，而这种情况正在发生。这些问题并莫得淹没。但如若你尝试特地针对给定指标处治它，而不是你可能作念的悉数可能的事情，你不错更快地获取牵引力。”

https://semiengineering.com/the-noc-in-3d-space/

点这里加慈祥，锁定更多原创内容

*免责声明：本文由作家原创。著作内容系作家个东谈主不雅点，半导体行业不雅察转载仅为了传达一种不同的不雅点，不代表半导体行业不雅察对该不雅点赞同或维持，如若有任何异议，接待磋商半导体行业不雅察。

今天是《半导体行业不雅察》为您共享的第3725期内容，接待慈祥。

『半导体第一垂直媒体』

及时 专科 原创 深度

公众号ID：icbank

可爱咱们的内容就点“在看”共享给小伙伴哦